Pourquoi `std::atomic::store` avec cohérence séquentielle utilise-t-il XCHG sur x86 ?

Pourquoi un magasin std::atomic avec cohérence séquentielle utilise-t-il XCHG ?

Dans le contexte des opérations de mémoire atomique, std::atomic fournit une garantie de cohérence séquentielle pour son fonctionnement en magasin. Cela signifie que toute écriture effectuée à l'aide de std::atomic::store sera visible pour toutes les opérations de mémoire ultérieures effectuées au même emplacement.

XCHG vs Store avec barrière de mémoire

La mise en œuvre de std::atomic::store pour la cohérence séquentielle utilise généralement une instruction XCHG sur les architectures x86 et x86_64. Cette instruction effectue une opération d'échange atomique où la valeur stockée dans un emplacement mémoire est remplacée par une nouvelle valeur.

La question se pose de savoir pourquoi XCHG est préféré à une simple opération de stockage suivie d'une barrière mémoire. Même si un magasin normal garantit que les données sont écrites dans la mémoire, il ne garantit pas que l'écriture sera visible par d'autres threads ou processeurs. Une barrière de mémoire, telle que asm volatile("" ::: "memory"), oblige le processeur à vider tous les tampons d'écriture en attente et à synchroniser les opérations de mémoire sur différents processeurs.

Raisons d'utilisation de XCHG

Il y a plusieurs raisons pour lesquelles XCHG est considéré comme un choix approprié pour implémenter la cohérence séquentielle dans std::atomic::store:

1. Atomic Nature: XCHG est une instruction atomique, ce qui signifie qu'il s'exécute comme une seule opération indivisible. Cela garantit que l'opération d'écriture et le chargement de la valeur précédente se produisent sans aucun entrelacement d'autres processeurs ou threads.
2. Barrière de mémoire forte : L'instruction XCHG agit comme une barrière de mémoire complète sur x86 architectures. Cela oblige le processeur à vider son tampon d'écriture et à invalider toutes les copies mises en cache de l'emplacement mémoire. Cela garantit que toutes les modifications apportées par XCHG seront visibles pour toutes les opérations de mémoire ultérieures.
3. Considérations relatives aux performances : Sur certains processeurs, tels qu'Intel Skylake, l'utilisation de XCHG pour la cohérence séquentielle peut surpasser les performances. combinaison d'un magasin et d'une barrière mémoire. XCHG évite la surcharge associée à la barrière de mémoire explicite, réduisant ainsi la latence et améliorant les performances.

Approches alternatives

Alors que XCHG est un choix d'implémentation courant pour la cohérence séquentielle dans std::atomic : :store, il existe des approches alternatives qui peuvent être utilisées. Une option consiste à utiliser une instruction MOV suivie d'une instruction MFENCE. MOV effectue une opération de stockage régulière, tandis que MFENCE agit comme une barrière de mémoire complète. Cette approche est utilisée par certains compilateurs dans certains cas.

Conclusion

En résumé, l'utilisation de XCHG pour la cohérence séquentielle dans std::atomic::store fournit un moyen fiable et efficace de garantir que les opérations d'écriture sont visibles et ordonnées correctement sur plusieurs threads et processeurs.

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