TSMC merancang untuk melancarkan proses N4C pada 2025, dengan pengurangan kos sehingga 8.5% berbanding N4P

Tapak ini melaporkan pada 26 April bahawa TSMC baru-baru ini menunjukkan proses pengeluaran peringkat 4nm baharu N4C, meningkatkan lagi proses pengeluaran peringkat 5nm dengan mengurangkan kos dengan ketara dan mengoptimumkan kecekapan tenaga reka bentuk.

TSMC baru-baru ini mengadakan Seminar Teknologi Amerika Utara 2024 Tapak ini menterjemah Naib Presiden Pembangunan Perniagaan syarikat Kevin Zhang seperti berikut:

Kitaran proses 5nm dan 4nm kami belum selesai. N4 , ketumpatan pengecutan optik telah bertambah baik sebanyak 4%, dan kami akan terus meningkatkan prestasi transistor.

Kami kini memperkenalkan proses N4C untuk barisan teknologi 4nm kami, membolehkan pelanggan kami menghapuskan beberapa topeng dan menambah baik reka bentuk IP asal seperti sel standard dan SRAM untuk mengurangkan lagi kos pemilikan peringkat produk secara keseluruhan.

Proses N4C mengembangkan lagi barisan siri nod N5/N4 TSMC, membina teknologi proses N4P dengan mereka bentuk semula sel standard dan sel SRAM, menukar beberapa peraturan reka bentuk dan mengurangkan bilangan lapisan modul perpustakaan yang digunakan. Kos boleh dikurangkan sehingga 8.5% berbanding N4P.

Atas ialah kandungan terperinci TSMC merancang untuk melancarkan proses N4C pada 2025, dengan pengurangan kos sehingga 8.5% berbanding N4P. Untuk maklumat lanjut, sila ikut artikel berkaitan lain di laman web China PHP!