Semasa kami terus menghampiri had Undang-undang Moore, sambungan cip juga menghadapi masalah besar.

Saling bersambung—kadangkala garisan logam lebar nanometer yang menyambungkan transistor ke litar pada IC—memerlukan "baik pulih". Memandangkan kilang-kilang cip secara beransur-ansur menghampiri had Undang-undang Moore, interkoneksi menjadi hambatan utama dalam industri.

Pada Persidangan Peranti Elektronik Antarabangsa IEEE (IEDM) ke-68 pada awal Disember 2022, Chris Penny dari IBM memberitahu jurutera, “Dalam kira-kira 20-25 tahun, Copper sentiasa menjadi logam pilihan untuk interconnects, bagaimanapun, skala tembaga semakin perlahan, yang memberikan peluang untuk konduktor alternatif.” Menurut laporan penyelidikan IEDM 2022, Ruthenium ) adalah calon No. Proses di mana ia terbentuk pada cip mesti diterbalikkan. Sambungan baharu ini memerlukan bentuk yang berbeza dan ketumpatan yang lebih tinggi, serta sifat penebat yang lebih baik, supaya kapasitans yang memakan isyarat menghilangkan semua kelebihannya.

Lokasi sambungan juga ditakdirkan untuk berubah, dan perubahan itu akan datang tidak lama lagi. Tetapi penyelidikan semakin menunjukkan bahawa faedah peralihan ini datang dengan kos.

Ruthenium, vias atas dan celah udara

Pada masa ini, rutenium ialah pengganti tembaga yang paling popular. Tetapi penyelidikan menunjukkan bahawa kaedah lama yang digunakan untuk membina sambung tembaga tidak berfungsi dengan baik dengan rutenium. Sambungan tembaga dibina menggunakan proses damascene yang dipanggil. Pembuat cip pertama menggunakan fotolitografi untuk mengukir bentuk sambung ke dalam lapisan penebat dielektrik di atas transistor. Mereka kemudiannya mendepositkan bahan pelapik dan penghalang untuk menghalang atom kuprum daripada hanyut ke bahagian lain cip dan mengacaukan keseluruhan proses. Parit itu kemudiannya diisi dengan tembaga, selalunya mengisinya secara berlebihan, jadi lebihan itu mesti digilap.

Penny memberitahu jurutera IEDM bahawa semua bahan tambahan, termasuk pad dan penghalang, menyumbang 40-50% daripada volum antara sambungan. Akibatnya, bahagian konduktif interkoneksi semakin mengecil, terutamanya dalam sambungan menegak ultra-halus antara lapisan saling sambung, yang mengakibatkan peningkatan rintangan.

Tetapi penyelidik di IBM dan Samsung telah menemui cara untuk membina sambung ruthenium rintangan rendah jarak dekat tanpa memerlukan pelapik atau benih. Proses yang dipanggil spacer assisted litho-etch litho-etch (SALELE), bergantung pada bantuan dwi litografi ultraungu yang melampau. Daripada mengisi parit, ia menggores ruthenium yang saling bersambung keluar dari lapisan atau logam dan kemudian mengisi jurang dengan dielektrik.

Para penyelidik mencapai rintangan optimum menggunakan sambung mendatar ultra-nipis, berketumpatan tinggi, namun ini menambah kapasiti dan kehilangan faedah. Nasib baik, ruang antara wayar ruthenium langsing terdedah kepada kemasukan udara kerana SALELE telah membina sambungan menegak yang dipanggil vias (iaitu di atas sambungan mendatar dan bukannya di bawah), yang kini tersedia Penebat terbaik. Untuk sambungan ultra-nipis, berketumpatan tinggi ini, menambah jurang udara mempunyai potensi faedah yang besar, mengurangkan kapasiti talian sebanyak 30 peratus, kata Penny. Cukuplah untuk mengatakan, teknologi SALELE menyediakan peta jalan untuk proses pada 1nm dan seterusnya.

Papan PCB menggunakan penghalaan lubang melalui. Sumber imej: https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide

Rel terkubur, teknologi bekalan kuasa belakang dan cip 3D

Intel merancang untuk menukar sepenuhnya lokasi interkoneksi yang menghidupkan transistor pada cip, mungkin seawal 2024. Penyelesaiannya, yang dikenali sebagai penghantaran kuasa bahagian belakang, melibatkan pengalihan rangkaian sambung kuasa di bawah silikon untuk menyambung kepada transistor dari bawah. Skim ini mempunyai dua kelebihan utama: Pertama, ia membenarkan arus melalui sambungan yang lebih luas dengan rintangan yang lebih rendah, dengan itu mengurangkan kehilangan kuasa. Yang kedua adalah untuk memberi ruang untuk sambungan penghantaran isyarat di atas transistor, yang bermaksud bahawa sel logik boleh menjadi lebih kecil.

Pada persidangan IEDM2022, penyelidik Imec mencadangkan beberapa cara untuk menjadikan bekalan kuasa bahagian belakang berfungsi dengan lebih cekap, iaitu, menggerakkan titik akhir rangkaian bekalan kuasa (dikenali sebagai rel kuasa terkubur) ke lebih tinggi dekat dengan transistor tanpa memusnahkan sifat elektronik transistor tersebut. Tetapi mereka juga menemui isu yang agak membimbangkan, di mana bekalan kuasa bahagian belakang boleh menyebabkan haba terkumpul apabila digunakan dalam cip bertindan 3D.

Tetapi inilah berita baiknya: Apabila penyelidik di Imec melihat berapa banyak jarak mendatar yang diperlukan antara rel kuasa terkubur dan transistor, jawapannya hampir sifar. Walaupun kitaran pemprosesan tambahan diperlukan untuk memastikan bahawa transistor tidak terjejas, para penyelidik mengatakan adalah mungkin untuk membina trek di sebelah kawasan saluran transistor-walaupun masih berpuluh-puluh nanometer di bawahnya. Ini bermakna sel logik mungkin lebih kecil.

Berita buruk: Dalam penyelidikan berasingan, jurutera Imec mensimulasikan beberapa versi CPU masa hadapan yang sama. Sesetengahnya mempunyai rangkaian kuasa yang digunakan hari ini, dipanggil kuasa bahagian hadapan, di mana semua sambungan, termasuk data dan kuasa, dibina dalam lapisan di atas silikon. Yang lain mempunyai rangkaian berkuasa belakang, salah satunya ialah susunan 3D dua CPU dengan bekalan kuasa belakang di bahagian bawah dan bekalan kuasa hadapan di atas.

Simulasi CPU 2D mengesahkan keunggulan bekalan kuasa bahagian belakang. Sebagai contoh, berbanding dengan bekalan kuasa bahagian hadapan, ia mengurangkan kehilangan penghantaran kuasa sebanyak separuh, dan penurunan voltan sementara tidak terlalu jelas. Lebih penting lagi, kawasan CPU dikurangkan sebanyak 8%. Walau bagaimanapun, bahagian terhangat cip belakang adalah kira-kira 45% lebih panas daripada bahagian terhangat cip hadapan. Ini berkemungkinan kerana penjanaan bahagian belakang memerlukan cip cukup nipis sehingga ia perlu diikat pada sekeping silikon yang berasingan untuk kestabilan. Ikatan ini menyekat aliran haba.

Masalah sebenar terletak pada IC 3D. CPU atas perlu mendapatkan kuasa dari CPU bawah, tetapi pemindahan lama ke atas menimbulkan beberapa masalah. Walaupun ciri penurunan voltan CPU bawah masih lebih baik daripada cip bahagian hadapan, prestasi CPU teratas jauh lebih teruk dalam hal ini. Rangkaian bekalan kuasa IC 3D menggunakan dua kali ganda kuasa rangkaian cip bahagian hadapan tunggal. Lebih memburukkan lagi keadaan, timbunan 3D tidak menghilangkan haba dengan baik, dengan bahagian paling panas pada cip bawah hampir 2.5 kali lebih panas daripada satu CPU yang menghadap ke hadapan. CPU teratas sedikit lebih sejuk, tetapi tidak banyak.

Para penyelidik menguji senario di mana CPU dengan rangkaian berkuasa belakang (kelabu di bahagian bawah) dipasangkan dengan CPU lain dengan rangkaian berkuasa hadapan (kelabu atas) disambungkan.

Penyelidik Imec Rongmei Chen berkata bahawa simulasi IC 3D sememangnya agak tidak realistik. Menyusun dua CPU yang sama bersama-sama adalah tidak mungkin, manakala menyusun memori dengan CPU adalah lebih biasa. "Perbandingan ini tidak adil, tetapi ia mencerminkan beberapa masalah yang berpotensi," katanya.

Atas ialah kandungan terperinci Semasa kami terus menghampiri had Undang-undang Moore, sambungan cip juga menghadapi masalah besar.. Untuk maklumat lanjut, sila ikut artikel berkaitan lain di laman web China PHP!