ムーアの法則の限界に近づき続けるにつれ、チップの相互接続も大きな問題に直面しています。

インターコネクト（場合によってはトランジスタをIC上の回路に接続するナノメートル幅の金属線）は「オーバーホール」が必要です。チップ工場がムーアの法則の限界に徐々に近づくにつれ、相互接続が業界の大きなボトルネックになりつつあります。

2022年12月初旬の第68回IEEE国際電子デバイス会議(IEDM)で、IBMのクリス・ペニー氏はエンジニアにこう語った。銅は現在減速しており、代替導体のチャンスとなっています。「IEDM 2022 調査レポートによると、ルテニウム (ルテニウム) が第一の候補材料ですが、それは金属を使用するのと同じくらい簡単です。」別の金属に変えます。チップ上にそれらを形成するプロセスを逆にする必要があります。これらの新しい接続には、信号を消費する静電容量によってその利点がすべて失われないように、さまざまな形状と高密度、さらにより優れた絶縁特性が必要になります。

相互接続の場所も変わる運命にあり、その変化は間もなく起こります。しかし、研究では、この変化の利点には代償が伴うことがますます明らかになってきています。

ルテニウム、トップビアおよびエアギャップ

現在、ルテニウムは最も人気のある銅の代替品です。しかし、研究によると、銅の相互接続を構築するために使用されていた古い方法はルテニウムではうまく機能しないことがわかっています。銅の相互接続は、いわゆるダマシンプロセスを使用して構築されます。最初のチップメーカーは、フォトリソグラフィーを使用して、トランジスタ上の誘電体絶縁層に配線の形状を彫り込みました。次に、銅原子がチップの他の部分に漂流し、プロセス全体が台無しになるのを防ぐために、ライナーとバリア材料を堆積しました。次にトレンチは銅で満たされ、多くの場合過剰に充填されるため、余分な部分は研磨して除去する必要があります。

Penny 氏は IEDM エンジニアに、パッドやバリアを含むすべての余分なものが相互接続体積の 40 ～ 50% を占めると語った。その結果、相互接続の導電部分、特に相互接続層間の超微細垂直接続部が狭くなり、その結果、抵抗が増加します。

しかし、IBMとSamsungの研究者は、ライナーやシードを必要とせずに、密集した低抵抗のルテニウム相互接続を構築する方法を発見しました。スペーサー支援リソエッチング・リソエッチング (SALELE) と呼ばれるこのプロセスは、極端紫外線リソグラフィーの 2 つの助けを借りています。トレンチを埋める代わりに、層または金属からルテニウム相互接続をエッチングし、ギャップを誘電体で埋めます。

研究者らは、超薄型、高密度の水平相互接続を使用して最適な抵抗を達成しましたが、これにより静電容量が追加され、利点が失われてしまいました。幸いなことに、SALELE は現在入手可能な最高の絶縁体であるビアと呼ばれる垂直接続 (つまり、水平接続の下ではなく上部) を構築しているため、細いルテニウム ワイヤー間のスペースには空気が侵入しやすくなっています。これらの超薄型、高密度の相互接続では、エアギャップを追加することで大きな潜在的な利点があり、配線容量が 30% 削減されるとペニー氏は述べています。 SALELE テクノロジーは 1nm 以降のプロセスのロードマップを提供すると言うだけで十分でしょう。

スルーホール配線を使用したPCBボード。画像出典: https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide

埋め込みレール、裏面電源技術、3Dチップ

Intelは完全に変革する計画チップへの上部トランジスタ電源の相互接続位置は、早ければ 2024 年に実装される可能性があります。バックサイド電力供給と呼ばれるこの解決策には、電力相互接続ネットワークをシリコンの下に移動させて、下からトランジスタに接続することが含まれます。この方式には 2 つの主な利点があります。 1 つは、より低い抵抗でより幅の広い相互接続に電流を流すことができるため、電力損失が低減されることです。 2 つ目は、トランジスタの上に信号伝送の相互接続のためのスペースを確保することです。これは、論理セルを小さくできることを意味します。

IEDM2022カンファレンスで、Imecの研究者らは、裏面電源をより効率的に動作させるためのいくつかの方法を提案しました。それは、電源ネットワークのエンドポイント(埋め込み電源レールと呼ばれます)をトランジスタに損傷を与えずにトランジスタの近くに移動することです。このトランジスタたち。しかし、彼らはまた、3D 積層チップで使用すると裏面の電源によって熱が蓄積する可能性があるという、やや厄介な問題も発見しました。

しかし、ここに良いニュースがあります。Imec の研究者が、埋め込まれた電源レールとトランジスタの間にどのくらいの水平距離が必要かを調査したところ、答えはほぼゼロでした。トランジスタが影響を受けないようにするためには追加の処理サイクルが必要だが、研究者らは、トランジスタのチャネル領域の隣にトラックを構築することは可能だと述べている（ただし、その下はまだ数十ナノメートルである）。これは、論理セルが小さくなる可能性があることを意味します。

悪いニュース: 別の研究で、Imec のエンジニアは、同じ将来の CPU のいくつかのバージョンをシミュレートしました。一部の企業では、フロントエンド電源と呼ばれる現在使用されている電源ネットワークを備えており、データと電源を含むすべての相互接続がシリコン上の層に構築されています。バックパワー ネットワークを備えたネットワークもあり、その 1 つは 2 つの CPU の 3D スタックで、下部に背面電源、上部に前面電源が付いています。

2D CPUのシミュレーションで裏電源の優位性を検証しました。たとえば、フロント側電源と比較して、電力伝送の損失が半分に減少し、過渡的な電圧降下もそれほど顕著ではありません。さらに重要なのは、CPU 領域が 8% 削減されていることです。ただし、背面チップの最も熱い部分は、前面チップの最も熱い部分よりも約 45% 熱くなります。これはおそらく、裏面給電ではチップを十分に薄くする必要があるため、安定性を確保するためにチップを別のシリコン片に接着する必要があるためと考えられます。この結合は熱の流れを遮断します。

本当の問題は 3D IC にあります。上部の CPU は下部の CPU から電力を供給する必要がありますが、上部への長い転送によりいくつかの問題が発生します。下部 CPU の電圧降下特性はフロントエンド チップよりも優れていますが、この点では上部 CPU のパフォーマンスははるかに劣ります。 3D IC の電源ネットワークは、単一のフロントエンド チップ ネットワークの 2 倍の電力を消費します。さらに悪いことに、3D スタックは熱をあまり放散せず、底部チップの最も熱い部分は単一の前面 CPU よりもほぼ 2.5 倍熱くなります。最上位の CPU は少し冷却されていますが、それほどではありません。

研究者らは、背面電源ネットワーク (下部の灰色) を備えた CPU が前面電源ネットワーク (上部の灰色) を備えた別の CPU に接続されるシナリオをテストしました。

imec 研究者の Rongmei Chen 氏は、3D IC シミュレーションは確かにいくぶん非現実的であると述べました。 2 つの同一の CPU をスタックすることはほとんどありませんが、CPU とメモリをスタックすることははるかに一般的です。同氏は「この比較は不公平だが、潜在的な問題をいくつか反映している」と述べた。

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